免费论文摘要：缩小ASIC迭代度数的机动化领会东西的安排与实行

跟着半半导体本领加入到深亚忽米期间，因为工艺尺寸的减少，ASIC芯片和system-on-chip (SoC)芯片的集成度也越来越高，常常湮没在RTL (register-transfer level)代码大概网表中一个很不起眼的题目就会给后端安排形成恶梦。那些题目不妨是很大略的网表构造题目，比方端口空接，大概有旗号没有设置符合的牵制；也大概是搀杂难以确诊的题目，比方蛇形通络（即通路穿梭很多模块档次）。即使咱们对那些题目处置不妥，就有大概形成低尝试掩盖率大概时序难以抑制。以是在90纳米以次的安排，要把更多的精神放在怎样制止潜伏题目的展示上，而不是展示了题目再去补缀。正文恰是经过一种灵验的办法来缩小在前者安排阶段所带来的后端题目，舆论环绕怎样创造一个机动化领会东西而打开。开始领会了后端的潜伏题目点，比方时钟的牵制，Latch的生存，不实足的牵制前提树立，没有效存放器锁存的输入端口，高扇出互联线之类；而后报告了那些题目的观念及其干什么须要关心的因为；结果引见了怎样鉴于那些领会点，经过运用Design Compiler 数据库、TCL以及Perl剧本谈话创造一个不妨机动领会后端潜伏题目的东西。借助TCL接口，本东西供给了一个功效宏大的、简略的、可移植的情况。所以不妨很简单的集成更多的用户自设置脚从来完备东西的功效。

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