论文摘要：AVS和H.264视频解码芯片帧内预测模块的设计与实现

本课题是中科院计算所“凤芯二号”项目的一部分，“凤芯二号”作为一款高清视频解码芯片，同时支持中国自主音视频标准AVS和ISO/ITU-T的H.264标准。AVS标准和H.264标准在以前视频编解码标准的基础上提出了很多新的编码方式，具有压缩效率高的特点，应用前景十分广阔。由于AVS和H.264的解码复杂度很高，用软件解码器很难实现高清视频的实时解码，因此需要采用硬件解码。本文主要介绍了AVS和H.264视频解码芯片帧内预测模块的硬件设计。帧内预测是利用图像空间冗余压缩图像的方法，采用可变块预测和多种预测模式，大大提高了预测精度。在设计方法上，采用了自顶向下的设计方法和复用技术。首先进行解码芯片的系统设计，充分考虑到AVS和H.264两个标准功能模块的设计复用。用C语言设计系统模型，参照系统模型进行RTL设计。并且通过C语言设计的系统模型为以后的硬件仿真提供测试向量。在设计的各个阶段进行仿真，保证了每个阶段设计的正确性。帧内预测模块的RTL设计采用Verilog HDL语言实现，并通过FPGA验证。使用SMIC的0.18umCMOS工艺进行逻辑综合，综合结果和仿真结果表明可以实现AVS和H.264高清视频的实时解码。

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